最近，IRDS陆陆续续发布了最新的路线图。所谓IRDS 成立于 2016 年，是半导体国际技术路线图的继承者。这些预测旨在协调学术界、制造商、设备供应商和国家研究实验室之间的努力。
光刻和图案化在未来将继续发展，但面临许多挑战。预计2024年将推出High NA（数值孔径）工具，但需要在光源、工具、掩模、材料、计算光刻和随机控制方面进行改进，以实现这些工具的生产使用。工艺窗口预计会很小，需要使用更薄的抗蚀剂，并且还可能需要经过进一步改进的工艺集成方案。High NA工具的较小字段尺寸对于一些产品设计来说是困难的。这可能会刺激许多相对较小芯片的高性能封装的增长。也在考虑采用更大的掩模尺寸来实现更大的曝光场的方法。抗蚀剂和相关材料需要改进，但即使有了改进，剂量也将继续增加，以便能够充分控制随机效应。从长远来看，可以开发出更高的NA EUV（“Hyper NA”），但这面临着许多技术挑战，可能不如0.33或0.55 NA EUV的多重图案化有效。化学放大抗蚀剂至少在1纳米逻辑节点之前仍将是主力抗蚀剂，但基于金属的新品种抗蚀剂（湿沉积和干沉积）也有着广阔前景。随着世界对环境问题日益关注，能源效率和化学品安全问题也日渐受到关注。
IRDS的总体路线图预测，每个器件的芯片面积将比关键尺寸收缩得更快。这导致新的图案化集成方案的使用增加，该方案可以减少边缘放置误差（EPE）并实现更紧凑的电路特征。完全自对准的过孔和有源栅极上的自对准过孔是两种可用的集成方案，它们将在未来的先进芯片产品中得到更多的使用。自对准材料在未来必须具备改进的介电常数，并且将需要使用诸如区域选择性沉积之类的新技术。从长远来看，从缩小器件尺寸到堆叠器件规模的预期转变将导致关键级别数量的更快增长。它还需要将每个暴露水平的EUV缺陷率降低约一个数量级，这比每个节点的当前缺陷改进快很多倍。
从历史上看，光刻技术的改进一直是改进芯片技术的关键因素。国际器件和系统路线图（IRDS）光刻路线图预测了当前的图案化能力如何支持未来的芯片，以及哪里需要挑战和改进。它给出了预期的关键光刻需求的路线图，旨在供半导体行业参与者、行业分析师以及希望或需要了解该行业未来将如何发展以及需要解决哪些挑战的研究人员使用。
本文件是对去年发布的2022年光刻路线年相同。本次更新讨论了2022年路线图中提到的趋势和挑战在过去几年中是如何演变的。此外，今年的光刻路线图将其范围扩大到包含图案化技术，现在是光刻和图案化路线图。我们增加了一节讨论模式的预计变化。该路线图将在未来将继续涵盖光刻和图案化。
该路线图是通过与国际光刻和图案化专家团队协商并查阅公开文献和其他可用文件而制定的。致谢中显示了当前的贡献成员。贡献成员来自亚洲、欧洲和美国，代表半导体、设备和材料制造商以及研究机构。IRDS总体路线图和More Moore团队提供了从中得出光刻要求的器件路线图。通过对IRDS光刻团队成员的调查，制定了关键选项、时机和关键挑战。表格和本文件在发布前经过团队和整体IRDS的内部审查。
该路线图预测了未来的图案化需求以及关键挑战所在。在过去，逻辑器件和存储器件都推动了图案化技术的改进。目前，高性能逻辑器件正在引领更小的临界尺寸，并推动新型图案化技术的引入。新的DRAM器件继续被引入，具有更小的临界尺寸（CD），但需要以最小的分辨率跟踪逻辑。闪存使用具有相对较大CD的3D结构进行缩放，并且不需要更高分辨率的图案化来取得进展。
2022年以来光刻路线nm波长的光进行成像的EUV光刻技术已被简历。先进的逻辑产品依赖于它，DRAM制造商已经开始大批量生产。已经清楚的是，EUV将不会取代多重图案化。这两种技术都将被使用，是否使用多重图案化将取决于特定级别的细节、产量和成本。随着逻辑尺寸的不断缩小，可能会使用EUV双图案化。
增强EUV是满足路线图需求的一个关键挑战。EUV抗蚀剂将在下面关于图案化材料的部分中进行讨论。其他挑战如下：
光源长期以来一直是EUV光刻的一个挑战。用于光学光刻的波长是在窄带宽上存在高强度光源的情况下选择的。相反，实施EUV光刻的波长是基于具有高反射率的多层反射器的可用性。因此，开发具有足够功率的可靠EUV光源以实现具有成本效益的扫描仪吞吐量，同时提供足够高的剂量以避免由于光子发射噪声引起的产量损失，一直是一个巨大挑战。
然而，电浆光源（LPP）目前主要用于大批量生产（HVM）中的EUV光刻。在剂量控制的条件下，已经实现了600瓦的中等聚焦光功率，并努力将其提高到1千瓦。可靠性也在不断提高。随着输出功率的增加，产生光所需的电量也会增加。减少用电量有几种选择，波长比目前在LPP光源中使用的CO2激光器产生的波长短的红外激光器可以在将电转换为红外光和将红外光转换为EUV光方面提供更好的效率。
或者，在可预见的未来，自由电子激光器（FEL）将提供根据光刻的要求缩放功率和波长的能力。适合在大批量制造中使用的FEL光刻光源必须通过同时为多个工具供电或缩放加速器尺寸来满足“每光子成本”（包括操作费用和环境影响）的要求。FEL可以提供偏振光，这可能是实现Hyper NA光刻所需要的。需要解决方案来降低由自由电子激光产生的光的高相干性，其中偏振和相干性对于单独的曝光工具是可自由调节的。对于单个FEL为多个曝光工具供电的实施方式，需要处理高总光束功率的方法。此外，光源的可用性必须接近100%，并且任何中断都必须能够快速恢复。
长期以来，随着数值孔径的增加，光刻技术得到了扩展，ASML目前正在制造High NA EUV光刻工具原型（卡尔蔡司制造的0.55 NA光学器件），并将于2024年供芯片制造商早期使用。由于掩模上的多层具有高反射率的角度范围有限，扫描方向上的透镜缩小量增加到8倍，同时在垂直方向上保持4倍的缩小量。这导致晶片上的最大曝光场尺寸为26mm×16.5mm，是当前扫描仪场尺寸的一半，只要保持当前掩模尺寸即可。这对制造大面积芯片以及扫描仪吞吐量都有影响。制作大型裸片的一种解决方案是接合两个单独的曝光，尽管这种方法带来了许多技术挑战，其中一些是EUV光刻独有的。此外，还提出了可以在晶片上支持26 mm×33 mm的更大掩模，扫描方向上的长度必须增加两倍。目前正在考虑12英寸x 6英寸的掩模。制造这种掩模需要进行工作量相当大的开发与重组，但不需要对掩模制作技术进行根本性的改变。
下表总结了High NA EUV光刻的其他挑战（不包括与构建复杂光学器件和曝光工具相关的挑战）。其中一些挑战已经在NA=0.33的EUV光刻中得到解决，但需要扩展以在更高的NA下使用。现有的问题仍然是挑战，部分原因是对边缘放置误差的更严格要求。许多关键挑战是相互关联的。例如，计算光刻由于聚焦深度的减少、需要包括抗蚀剂随机性作为工艺变化的一部分以及（潜在的）多个掩模吸收体来解决掩模3D效应而变得复杂。随机性的关键挑战将在下一节中讨论。
随机性是指随机因素导致印刷特征随实例随机变化。例如，即使掩模特征具有相同的尺寸，成像剂量的随机变化也会导致打印不同尺寸的接触孔。随机性源于成像和图案化过程中的随机变化。它们可能导致较差的图案质量，例如线宽粗糙度或较差的CD均匀性，并且它们可能导致实际的图案缺陷。随机效应随着特征尺寸的缩小而变得更糟，管理随机效应是EUV光刻的挑战之一。在2022年的路线图中，我们预计打印剂量必须在四个节点中增加约3倍，以解决随机问题，并使打印的EUV特征能够满足关键的尺寸一致性要求。随机效应随着抗蚀剂膜变薄而变得更显著，并且如果抗蚀剂薄膜吸收更少的光则更糟。由于抗蚀剂膜必须变得更薄以适应EUV High NA投影的小聚焦深度，这将迫使抗蚀剂吸收率增加。
考虑到先进EUV能力（High NA@0.55和Hyper NA@0.75)，掩模、投影光学器件和照明的协同优化比以往任何时候都更加重要和具有挑战性。如下所述，不仅将使用先进的光学邻近校正（OPC），而且需要曲线掩模。正常的趋势是，由于更小的特征尺寸和更复杂的辅助特征，每次生成掩模都需要更多的数据，但曲线特征的出现和反向光刻技术（ILT）的使用有可能将掩模数据量增加十倍以上。这将给计算光刻路径和掩模数据处理和制作流程的每个元素带来压力。它将刺激人工智能等新方法，或更多地使用图形协处理器等专用芯片来加快计算速度，并采用新的掩码数据格式，如multigon，作为传统P39 oasis标准的扩展。
对更复杂和曲线图案的需求导致了掩模制造中的长写入时间。多波束掩模写入器已经投入使用多年，有助于解决这个问题。另一方面，用于评估图案化掩模的转移特性的测量技术仍然存在许多问题，包括其成本效率，并且还存在对亮场掩模、亚分辨率辅助特征和缺陷控制的担忧。此外，EUVL具有足够透射率和长寿命的薄膜的实际应用也是一个问题。对于EUVL的High NA时代，由于将使用变形光学系统，掩模缩小在一个方向上变化，并且图案有效面积有限，因此有必要考虑增加掩模尺寸和/或缝合多个掩模以打印大的裸片尺寸。此外，还需要开发新的掩模吸收材料和工艺，以减少掩模3D效应，并在晶片上获得更高的图案分辨率和保真度。
能源使用和其他资源消耗越来越受到世界各国的关注。半导体制造消耗大量能源，在某些情况下是一个国家总功耗的可测量部分。IRDS ESH&S团队正在评估晶圆厂的能源和水消耗以及对环境的影响，并推断未来的使用情况，以确定哪里可以减少消耗。现在的另一个问题是，器件密度和芯片性能的提高是否超过了晶圆厂使用的能源、水和其他资源。
光刻是仅次于设施要求的第二大耗电来源。EUV光刻的使用正在增长，并且可能是能源的主要消耗者。光刻和图案化团队正在与ESH团队合作，以了解EUV使用量增加对功耗的总体影响。评估是复杂的，因为即使增加EUV的使用也会增加能耗，用EUV单次曝光代替多次图案化往往会降低图案化水平，这可以降低能耗。
先进的封装已经通过分解来减少光刻对系统成本的影响。在这种方法中，可以使用非常先进的光刻技术来收缩电路的部件，例如逻辑单元和存储器，与电路的其他部件（例如输入/输出）分开制造，这些部件可以使用便宜得多的图案化技术来生产。然后，通过先进的封装将电路的单独制造部分（有时称为芯粒）集成在一起。使用这种方法，可以凸显使用先进光刻技术进行缩放的好处。先进封装的成本与制造芯粒而不是更大芯片所节省的成本之间存在权衡。High NA EUV的使用，其中由于较小的曝光场而更难制造大芯片，可能会将这种折衷更多地推向将较小芯片与高性能封装一起使用的方向。
高级封装需要基板，可以并排放置几个芯片，并且包含互连线和芯片连接位置。使用图案化技术可以创建连接模式。封装基板可能具有相当大的翘曲，达到100微米或更大，带来对夹持和聚焦的光刻挑战。可能涉及大型封装和衬底，需要大型场曝光工具或直接写入系统。例如，LGA 6096封装的侧面面积大于70mm。用于封装的常见基板尺寸为510 x 515 mm，甚至可以支持大型封装。无论是大型曝光工具还是直接写入系统，都存在巨大的工程挑战，特别是当高级封装中的功能远远缩小到一微米以下时，就需要能够产生非常高纵横比结构的蚀刻工艺，例如硅过孔。
图案化集成路线图是由减少可变性并仍然支持电气性能的需求驱动的。可变性的一个主要优点是边缘放置误差（EPE）。EPE定义为考虑局部变异性（LER/LWR、LCDU）和全局变异性（叠加）的术语总和。本节分为两个主要部分：
图案化材料仍然是扩展缩放的一个关键挑战。随着抗蚀剂的连续显影，底层和图案化堆叠的共同优化对于提高图案化性能是必要的。化学放大抗蚀剂（CAR）仍将是1-nm节点的主。
